Chisel

Chiselは、デジタル回路設計用の、オープンソースのハードウェア記述言語 (HDL: Hardware Description Language) の一種である。カリフォルニア大学バークレー校で開発が行われている。Chiselは、Scalaの内部DSLとして実装されている。

概要 Chiselは、Constructing Hardware In a Scala Embedded Language の略とされており、その名の通りScalaの内部DSLで、Scalaのライブラリとして提供されている。また、ハードウェア記述言語というよりも hardware construction language、すなわち構築言語であるとされている。https://www.chisel-lang.org/docs 2024年9月17日閲覧

Chiselのコンパイルは以下のようなパイプラインで行われる：

Chisel3 (Scala) のコードから Firrtl (Flexible Internal Representation for RTL) へ Firrlt から Verilog へ（ASIC や FPGA ツール向け） Verilog から C++へ（Verilator を使用してシミュレーションやテストを行う）

歴史

開発動機ハードウェア記述言語の主流は、VHDL、Verilog（および後継言語のSystemVerilog）であるが、これらは、ハードウェアの動作仕様の文書化、およびモデリングやシミュレーションのための言語として開発されたため、論理合成の機能は、シミュレーションのサブセットとなっている。また、これらの言語は、現在のソフトウェア用プログラミング言語の強力な抽象化機能は持っていない。このため、ハードウェアの設計者の生産性が低くなっている。Chiselは、Scalaをベースとして、現代のプログラミング言語の機能を提供する事を目的として開発された。

バージョン履歴

Chisel 2.1 2013年12月

Chisel3 2017年11月

コード例最小公倍数を求める例を以下に示す。

import chisel3._

class GCD extends Module { val io = IO(new Bundle { val a = Input(UInt(32.W)) val b = Input(UInt(32.W)) val e = Input(Bool()) val z = Output(UInt(32.W)) val v = Output(Bool()) }) val x = Reg(UInt(32.W)) val y = Reg(UInt(32.W)) when (x > y) { x := x -% y } .otherwise { y := y -% x } when (io.e) { x := io.a; y := io.b } io.z := x io.v := y === 0.U }

脚注

Chisel

Źródło i licencja